Пределы возможного сегодня
Если представить универсальную логическую ячейку, которая объединяет шейдерный (GPU) вычислитель, фотонный вычислитель и память, а затем стекируется в матрицу, — получается архитектура, которую в отрасли называют «memory-logic fusion» или «3D IC с near-memory compute». Это не фантазия: отдельные элементы уже существуют, и пределы масштабирования определяются сегодняшними технологиями упаковки.
🧱 Что реально можно собрать сегодня
Универсальная ячейка — это не один чип, а 3D-стек из нескольких кристаллов (chiplet), соединённых вертикально. Современные технологии позволяют:
- TSV (Through-Silicon Via): сквозные кремниевые межсоединения для питания и данных между слоями.
- Hybrid Bonding: прямое соединение металл-диэлектрик без микровыступов, с ультрамелким шагом и высокой плотностью.
- UCIe 3D IP: стандартизированный интерфейс для вертикального соединения кристаллов. Alphawave Semi уже tape-out на TSMC SoIC-X: 5 нм нижний кристалл + 3 нм верхний, 10× энергоэффективность и 5× плотность сигналов против 2.5D CoWoS.
Память в стеке — это HBM или его развитие. HBM уже использует TSV и microbumps для соединения до 8–16 слоёв DRAM, с шиной до 1024–2048 бит на стек и пропускной способностью до 2.5 ТБ/с на стек (HBM4).
Фотонный вычислитель встраивается как отдельный слой или интегрируется в тот же пакет через оптический PHY. Lightmatter уже размещает фотонные тензорные ядра через 3D-упаковку.
Шейдерный вычислитель (GPU) занимает логический слой. Его ALU-массивы оптимизированы для матричных операций и работают параллельно с фотонным ядром.
🔗 Что даёт вертикальная интеграция
Главное преимущество 3D-стека — физическая близость памяти и логики. Исследования показывают: интеграция процессора и DRAM на одном чипе может ускорить приложения с предсказуемым доступом к памяти (матричные операции) в 50–100 раз за счёт роста пропускной способности и снижения задержек.
В 3D-пакете расстояние между логикой и памятью близко к нулю, что снижает задержку сигнала и энергопотребление. Hybrid bonding позволяет обойти ограничение интерфейса HBM в 1024 бита: ширина соединения ограничена только площадью контакта, а не периметром чипа.
📊 Пределы масштабирования по сегодняшним технологиям
Максимальный размер матрицы: стековые 3D-IC можно масштабировать до 1024+ ускорителей в одном домене через оптическую фабрику. Biren уже показывает суперузел на 1024 карты с near-packaged optics.
⚠️ Что не позволяет «просто стекировать без проблем»
Тепло — главный барьер. Пакет >3 кВт требует жидкостного охлаждения; воздушное не справляется даже с CPO. При масштабировании до тысяч ячеек теплоотвод становится архитектурной проблемой, а не инженерной деталью.
Yield и стоимость. Каждый дополнительный слой в 3D-стеке увеличивает вероятность брака. Технология «known-good-die» (тестирование до сборки) обязательна, но она добавляет стоимость и сложность.
Программный стек. Компилятор должен уметь раскладывать нейросеть на фотонные и электронные части, управлять памятью в 3D-стеке и оптимизировать размещение данных. Этого пока нет.
Процессная совместимость. Монолитная 3D-интеграция (все слои на одном кристалле) сталкивается с несовместимостью температурных режимов: высокотемпературные процессы для памяти повреждают логические межсоединения. Chiplet-подход (раздельные кристаллы) решает это, но добавляет накладные расходы на упаковку.
💡 Итог
Универсальная ячейка — это 3D-стек: логический слой (шейдерный + фотонный вычислитель), слой HBM и оптический интерфейс для связи между ячейками. Матрица из таких ячеек масштабируется до 1024+ через оптическую фабрику, с пропускной способностью памяти до 2.5 ТБ/с на стек и энергоэффективностью интерконнекта в 10 раз лучше 2.5D.
Предел сегодня — это не вычислительная мощность, а тепло и программный стек. Технологии упаковки уже позволяют собрать такое, но охлаждение тысяч ячеек и компилятор для гибридной фотонно-электронной архитектуры — это то, что ещё предстоит решить.